[quote="mOleg"]P.S. возможно учет разрядности уберу, т.к. числа могут быть записаны еще и в обычном виде ( в моем случае приходится всегда писать хотя бы так: '12 , чтобы число было в нужном формате (пока не напрягает, так как, код для верилога я пишу сам).[/quote]
Кстати, раз уж сам пишешь для верилога, можно и наоборот: не читать из верилога, а наоборот генерировать из форта верилог-файлы.

[quote="mOleg"]SystemVerilog в квартусе, вроде как 64 бита,[/quote]
32 требуется, больше - implementation-dependent. Под 64-битными компиляторами часто 64 бита и реализуют.

[quote="Hishnik"]А зачем в программном проекте спецификатор размера из Verilog?[/quote]
ну, не особо нужен, просто сделал на всякий случай.

[quote="Hishnik"]При этом integer в Verilog имеет 32 разряда.
[/quote]

SystemVerilog в квартусе, вроде как 64 бита,
но, с числами двойной длины проще получается распознавалка, т.к. >number 64-битный,
как и вывод: <# # #S #>

P.S. возможно учет разрядности уберу, т.к. числа могут быть записаны еще и в обычном виде ( в моем случае приходится всегда писать хотя бы так: '12 , чтобы число было в нужном формате (пока не напрягает, так как, код для верилога я пишу сам).

А зачем в программном проекте спецификатор размера из Verilog? Он нужен для моделирования цепей, у которых разрядность физически не 32, и поэтому использование обычных переменных может дать некорректный результат. При этом integer в Verilog имеет 32 разряда.