`timescale 1 ns / 1 ps
`define PUSH   4
... // тут константы
`define SHIFT 15
module cpu4 (input wire i, output wire o, output wire o2, output wire o3);
   reg [3:0] code [0:255];
   reg [7:0] pc = 0, xpc = 0;
   reg [7:0] data [0:255];
   reg [31:0] stack,  xstack;
   reg [31:0] rstack, xrstack;
   reg [31:0] clock = 0;
   reg ready = 0;
   always @ (negedge i) begin
      if (ready) begin
         case (code[pc])
            `PUSH  : xstack <= stack<<8;
            `JZ    : begin xstack <= stack>>16; if (~stack[15:8]) xpc <= stack[7:0]-1; end
            `CALL  : begin xstack <= stack>>8; xrstack <= (rstack<<8)|pc; xpc <= stack[7:0]; end // не проверял
            `RET   : begin xpc <= rstack[7:0]; xrstack <= rstack>>8; end // не проверял
            `LOAD  : xstack[7:0] <= data[stack[7:0]];
            `STORE : begin xstack <= stack>>16; data [stack[7:0]] <= stack[15:8]; end
            `SWAP  : xstack[15:0] <= {stack[7:0],stack[15:8]};
            `PICK  : xstack[7:0] <= stack>>((stack[7:0]+1)<<3);
            `NAND  : xstack[23:0] <= {stack[31:16],~(stack[15:8]&stack[7:0])};
            `XOR   : xstack[23:0] <= {stack[31:16],stack[15:8]^stack[7:0]};
            `MLA   : xstack[15:0] <= {stack[31:24],stack[23:16]*stack[7:0]+stack[15:8]};
            `SHIFT : data[0] <= 0; // пока не делал
            default: xstack[7:0] <= {stack[5:0],code[pc]};
         endcase
         xpc <= xpc+1;
      end else begin
         if (clock[8]) begin
            ready <= 1;
            data [0] <= 0;
            code [0]  <= ... // тут прошивка
         end
      end
   end
   always @ (posedge i) begin
      clock <= clock+1;
      if (ready) begin
         stack <= xstack;
         rstack <= xrstack;
         pc <= xpc;
      end
   end
   assign o  = 1&data[0];
   assign o2 = 1;
   assign o3 = clock[9];
endmodule

module cpu4 (input wire i, output wire o, output wire o2, output wire o3);

   
   reg [31:0] stack,  xstack;
   reg [31:0] rstack, xrstack;

always @ (negedge i) begin

      if (clock[8]) begin
            ready <= 1;
            data [0] <= 0;
            code [0]  <= ... // тут прошивка
         end

reg [7:0] stack [0:3];

reg [31:0] stack;

stack <= stack>>8; // drop

stack <= stack<<8; // push 0

Зачем эти материалы?
• Разобраться, что такое процессор и как разработать его на RTL
• Посмотреть на полный маршрут проектирования для ПЛИС от идеи до загрузки в микросхему
• Обеспечить основу для расширения и указать направления модификации
• Материалы свободны для модификации и использования
> следовать своим целям