Forth и другие саморасширяющиеся системы программирования Locations of visitors to this page
Текущее время: Вт фев 20, 2018 15:35

...
Google Search
Forth-FAQ Spy Grafic

Часовой пояс: UTC + 3 часа [ Летнее время ]




Начать новую тему Ответить на тему  [ Сообщений: 39 ]  На страницу 1, 2, 3  След.
Автор Сообщение
 Заголовок сообщения: Скорости и задержки распространения сигналов в микросхемах
СообщениеДобавлено: Пт апр 13, 2012 21:47 
Не в сети

Зарегистрирован: Пн мар 26, 2012 05:26
Сообщения: 26
Благодарил (а): 15 раз.
Поблагодарили: 0 раз.
А не подскажет ли кто-нибудь из форумчан характерные времена распространения сигналов по глобальным сетям внутри кристаллов процессоров или ПЛИС.
Задался я для начала такими вопросами:
1. Насколько скорость распространения сигнала по глобальным сетям ниже скорости света в вакууме?
Формулы-то для линий передач имеются, только сложно прикинуть что-либо без знаний конструктивных особенностей кристаллов.
2. За какое время сигнал может добежать из одного угла кристалла до другого при площади кристалла... ну 50 мм2, например.
3. Будет ли уменьшаться скорость распространения сигналов при переходе на более тонкие топологические нормы?


Вернуться к началу
 Профиль Отправить личное сообщение  
Ответить с цитатой  
 Заголовок сообщения: Re: Скорости и задержки распространения сигналов в микросхем
СообщениеДобавлено: Пт апр 13, 2012 22:05 
Не в сети
Administrator
Administrator
Аватара пользователя

Зарегистрирован: Вт май 02, 2006 13:19
Сообщения: 3565
Откуда: St.Petersburg
Благодарил (а): 4 раз.
Поблагодарили: 72 раз.
формально, скорость распространения сигнала в длинной линии приблизительно (о-очень приблизительно!) соответствует скорости распространения света в среде, которая окружает проводники.
А вокруг линий в микросхемах - кремний/оксид кремния и металл. Про металл можно забыть, а скорость распространения света в кремнии/оксиде кремния считаем по стандартным формулам через диэлектрическую проницаемость... А она составляет несколько единиц... (не помню цифр). Возьмем для ровного счета epsilon=4, тогда
Csi=Cвакуума/sqrt(epsilon)=~C/2

Теперь берем кристалл и прикидываем длину проводников...
Если 50мм2, значит, кристал ~7x7mm, т.е от угла до угла - 14мм проводников (считая, что они по перпендиклярным линиям ходят)
1.4см/(1.5*1010см/сек)=~0.93*10-10сек, т.е. ~0.1нс

Это в идеале... А что в реалиях лучше Альтеру или Xilinx запросить... может, и наносекунда набежать, если "нормальные сигналы всегда идут в обход".

_________________
С уважением, WingLion
Forth-CPU . RuF09WE
Мой Форт
Отсутствие бана это не заслуга юзера, а недоработка модератора (с)


Последний раз редактировалось WingLion Сб апр 14, 2012 04:22, всего редактировалось 1 раз.
цифирки подправлены



За это сообщение автора WingLion поблагодарил: wwwalker
Вернуться к началу
 Профиль Отправить личное сообщение  
Ответить с цитатой  
 Заголовок сообщения: Re: Скорости и задержки распространения сигналов в микросхем
СообщениеДобавлено: Сб апр 14, 2012 00:52 
Не в сети
Administrator
Administrator
Аватара пользователя

Зарегистрирован: Вт май 02, 2006 22:48
Сообщения: 6184
Благодарил (а): 14 раз.
Поблагодарили: 97 раз.
Еще необходимо учитывать такой параметр, как скорость нарастания фронта. Дело не только в том, чтобы сигнал успел добежать до какой-то точки в кристалле. Надо еще, чтобы он "накачал" такой заряд, которого будет достаточно для распознавания нового логического уровня. В "кремниевых" САПР для расчета времени распространения используются номограммы от трех переменных - напряжение питания, скорость нарастания фронта и индуктивность нагрузки. Для ПЛИС характерные времена известны производителю и входят в модели физического уровня.

Но это формально по существу вопроса. А на практике еще есть такое дело, как рассогласование фазы при распространении по кристаллу. Для больших кристаллов и тонких техпроцессов это критично и может служить причиной нестабильной работы схемы. Для 90 нм и менее очень важно использовать встроенные в ПЛИС формирователи тактовых сигналов. Когда речь идет о чипах до 100 тыс. ячеек, аккуратное формирование тактового сигнала с помощью DCM/PLL вполне помогает нормально запускать проекты с единым клоком - т.н. system-synchronous. Если говорить о более крупных чипах, там уже можно заранее планировать несколько тактовых регионов - подход под названием GALS (Globally Asyncronous, Locally Synchronous). Ткнуть пальцем в систему, которая не смогла нормально запуститься с одним клоком, но запустилась только при переходе на GALS, не могу - не видел еще такого. Обычно несколько клоков и так присутствуют в крупной системе - к примеру, внешние АЦП с собственной частотой, скоростные интерфейсы и пр.



За это сообщение автора Hishnik поблагодарил: wwwalker
Вернуться к началу
 Профиль Отправить личное сообщение  
Ответить с цитатой  
 Заголовок сообщения: Re: Скорости и задержки распространения сигналов в микросхем
СообщениеДобавлено: Сб апр 14, 2012 07:10 
Не в сети

Зарегистрирован: Пн мар 26, 2012 05:26
Сообщения: 26
Благодарил (а): 15 раз.
Поблагодарили: 0 раз.
WingLion писал(а):
Это в идеале... А что в реалиях лучше Альтеру или Xilinx запросить

Нагуглил статьи на английском, но там как-то обтекаемо все, конкретных цифр не очень много.
Хищник писал(а):
Дело не только в том, чтобы сигнал успел добежать до какой-то точки в кристалле. Надо еще, чтобы он "накачал" такой заряд, которого будет достаточно для распознавания нового логического уровня.

Вот по поводу накачивания... Интересно, будет ли зависеть скорость распространения сигнала от количества емкостных нагрузок на линии?
Например, тактируем 10 триггеров - один результат, тактируем 1000 - другой.
Читал статью Doug Matzke "Will Physical Scalability Sabotage Performance Gains?" (Texas Instruments), так там говорится про RC-постоянные для оценки времен распространения сигналов.
Хищник писал(а):
А на практике еще есть такое дело, как рассогласование фазы при распространении по кристаллу.

А рассогласование фазы можно назвать задержкой?


Вернуться к началу
 Профиль Отправить личное сообщение  
Ответить с цитатой  
 Заголовок сообщения: Re: Скорости и задержки распространения сигналов в микросхем
СообщениеДобавлено: Сб апр 14, 2012 08:51 
Не в сети
Administrator
Administrator
Аватара пользователя

Зарегистрирован: Вт май 02, 2006 13:19
Сообщения: 3565
Откуда: St.Petersburg
Благодарил (а): 4 раз.
Поблагодарили: 72 раз.
wwwalker писал(а):
Нагуглил статьи на английском, но там как-то обтекаемо все, конкретных цифр не очень много.


Потому и мало, что теоретически посчитать сложно, практически померять трудно, а "правды никто никогда не знает".

wwwalker писал(а):
Интересно, будет ли зависеть скорость распространения сигнала от количества емкостных нагрузок на линии?


Безусловно будет.

Тут надо заметить одну тонкость. Скорость распространения сигнала в линии - это одно, а задержка распространения сигнала в схеме - совсем другое.

Возьмем обычную RC-цепь.
Сколько времени нужно, чтобы по цепи пошел ток при включении? Формально, ток возникает мгновенно. Со скоростью света, начиная от ключа, замыкающего цепь.

А сколько нужно, чтобы по RC-цепи прошел фронт сигнала?
Tau = RC - а это уже совсем другое время. Если емкость 1мкф, сопртивление 1мом - Tau=1сек, а свет за эту секунду уйдет на-амного дальше.

Отсюда можно сделать вывод, что скорости распространения сигналов состоят большей частью из задержек на цепях типа RC (LR и т.п.)

Но это будет неправильный вывод. Верный только в случае, когда длины проводов намного меньше, чем расстояние, на которое проходит свет за характерные времена.

Для длинных линий это уж не так, и в микросхемах на задержки влияют оба фактора.

wwwalker писал(а):
Например, тактируем 10 триггеров - один результат, тактируем 1000 - другой.


Формально, оно так и есть. В обычных схемах. Вот только в ПЛИС-ах сигналы чаще буферизируются, а тогда на 1000 триггеров попадает не один и тот же клок, а распределен десяток-другой-третий буферизированных клоков от одного тактового сигнала, поэтому на один выход не нагружается сразу много входов.

wwwalker писал(а):
А рассогласование фазы можно назвать задержкой?


Рассогласование фазы - это разница задержек при прохождении одного клока через разные цепи (буферы).

_________________
С уважением, WingLion
Forth-CPU . RuF09WE
Мой Форт
Отсутствие бана это не заслуга юзера, а недоработка модератора (с)



За это сообщение автора WingLion поблагодарил: wwwalker
Вернуться к началу
 Профиль Отправить личное сообщение  
Ответить с цитатой  
 Заголовок сообщения: Re: Скорости и задержки распространения сигналов в микросхем
СообщениеДобавлено: Сб апр 14, 2012 11:08 
Не в сети

Зарегистрирован: Пн мар 26, 2012 05:26
Сообщения: 26
Благодарил (а): 15 раз.
Поблагодарили: 0 раз.
WingLion писал(а):
поэтому на один выход не нагружается сразу много входов

Про 1000 триггеров я, конечно, загнул. :D

Ставил эксперимент такого рода (без ФАПЧ):
1. Сделал проект для кристалла ПЛИС, состоящего из 1500 логических ячеек.
2. Завел на глобальную сеть тактовый сигнал.
3. Подал клок на 12 триггеров, находящихся на разном удалении от тактового входа.
4. Подал на D-входы всех триггеров VCC.
5. Запустил симуляцию с реальными задержками.
6. Вывел на временные диаграммы тактовые входы всех триггеров и выходы всех триггеров.
7. Разброс времени прихода сигналов на тактовые входы триггеров - около 25 пс.
То есть это и есть рассогласование фазы при распространении по сети.

Рассогласование фазы, вносимое глобальной сетью тактовых сигналов, неисправимо и является характеристикой самого кристалла или PLL/DCM это тоже побеждает? :)


Вернуться к началу
 Профиль Отправить личное сообщение  
Ответить с цитатой  
 Заголовок сообщения: Re: Скорости и задержки распространения сигналов в микросхем
СообщениеДобавлено: Сб апр 14, 2012 11:50 
Не в сети
Administrator
Administrator
Аватара пользователя

Зарегистрирован: Вт май 02, 2006 22:48
Сообщения: 6184
Благодарил (а): 14 раз.
Поблагодарили: 97 раз.
wwwalker писал(а):
Вот по поводу накачивания... Интересно, будет ли зависеть скорость распространения сигнала от количества емкостных нагрузок на линии?
Например, тактируем 10 триггеров - один результат, тактируем 1000 - другой.

В ПЛИС это решается производителем. Проблема количества нагрузок (fanout) - это не проблема формирования тока (в ПЛИС есть достаточное количество буферов на сигнальных линиях), это проблема плотной упаковки компонентов, поскольку один приемник можно поставить близко к источнику, а вот из 1000 приемников многие явно будут далеко.
wwwalker писал(а):
Рассогласование фазы, вносимое глобальной сетью тактовых сигналов, неисправимо и является характеристикой самого кристалла или PLL/DCM это тоже побеждает?

PLL/DCM делают рассогласование настолько малым, насколько это возможно в данных условиях. 25 пс - это достаточно мало. Проблема рассогласования фазы состоит в том, что если несколько триггеров в цепочке получают фронт в разные моменты времени, то данные вполне могут "проскочить" через несколько триггеров сразу. Это в том случае, когда первый триггер успевают записать новый уровень, выдать его на выход, сигнал пройдет через трассировочные линии и попадет на вход второго триггера... и уже после этого второму триггеру с большой задержкой придет фронт клока. Для борьбы с этими эффектами на больших кристалах и нужны глобальные тактовые линии, рассогласование в которых гарантированно меньше, чем времена распространения данных.


Вернуться к началу
 Профиль Отправить личное сообщение  
Ответить с цитатой  
 Заголовок сообщения: Re: Скорости и задержки распространения сигналов в микросхем
СообщениеДобавлено: Сб апр 14, 2012 12:12 
Не в сети

Зарегистрирован: Пн мар 26, 2012 05:26
Сообщения: 26
Благодарил (а): 15 раз.
Поблагодарили: 0 раз.
Хищник писал(а):
PLL/DCM делают рассогласование настолько малым, насколько это возможно в данных условиях. 25 пс - это достаточно мало.

Так дело в том, что эти рассогласование в 25 пс было получено без ФАПЧ, поэтому PLL/DCM в данном случае ничего и не делал.
Просто вопрос был как раз о принципиальной возможности устранения рассогласования фаз, вносимого глобальными тактовыми линиями с помощью PLL/DCM. :)
Хищник писал(а):
Для борьбы с этими эффектами на больших кристалах и нужны глобальные тактовые линии, рассогласование в которых гарантированно меньше, чем времена распространения данных.

Я так и сделал - пустил сигнал по глобальным тактовым линиям и получил некое рассогласование. Это рассогласование PLL/DCM устранить может (если его поставить) или компенсация задержек в глобальных тактовых сетях находится вне его компетенции? Допустим, что рассогласование на большом кристалле будет больше 25 пс и будет сопоставимо с временами предустановки/удержания триггеров.


Вернуться к началу
 Профиль Отправить личное сообщение  
Ответить с цитатой  
 Заголовок сообщения: Re: Скорости и задержки распространения сигналов в микросхем
СообщениеДобавлено: Сб апр 14, 2012 12:35 
Не в сети
Administrator
Administrator
Аватара пользователя

Зарегистрирован: Вт май 02, 2006 22:48
Сообщения: 6184
Благодарил (а): 14 раз.
Поблагодарили: 97 раз.
wwwalker писал(а):
Это рассогласование PLL/DCM устранить может или компенсация задержек в глобальных тактовых сетях находится вне его компетенции?

PLL/DCM устраняют рассогласование. В документации можно посмотреть вокруг понятия zero delay insertion. Другое дело, что "в ноль" устранить его невозможно. Есть вариации параметров (PVT - Process, Voltage, Temperature), из-за которых все времена начинают плавать. Чем глубже по техпроцессу, тем сильнее
wwwalker писал(а):
Допустим, что рассогласование на большом кристалле будет больше 25 пс и будет сопоставимо с временами предустановки/удержания.

Надо смотреть не относительно предустановки, а относительно распространения сигналов по цепям данных и управления. Аналогия - люди стоят в цепочке на достаточно большом расстоянии и кидают друг другу мячики по сигналу. Если кто-то будет реагировать на сигнал слишком поздно, он не успеет кинуть свой мячик до того, как ему прилетит мячик от соседа. Но это не означает, что броски должны быть синхронизированы абсолютно строго - ведь мячики еще какое-то время летят в воздухе.



За это сообщение автора Hishnik поблагодарил: wwwalker
Вернуться к началу
 Профиль Отправить личное сообщение  
Ответить с цитатой  
 Заголовок сообщения: Re: Скорости и задержки распространения сигналов в микросхем
СообщениеДобавлено: Сб апр 14, 2012 12:42 
Не в сети
Administrator
Administrator
Аватара пользователя

Зарегистрирован: Вт май 02, 2006 13:19
Сообщения: 3565
Откуда: St.Petersburg
Благодарил (а): 4 раз.
Поблагодарили: 72 раз.
wwwalker писал(а):
Так дело в том, что эти рассогласование в 25 пс было получено без ФАПЧ, поэтому PLL/DCM в данном случае ничего и не делал.


заметим, что это время, как раз сопоставимо с теми 100пс, что получились в расчете времени распространения сигнала по кристаллу.
Меньше, потому что глобальные клоки разводятся специальным образом так чтобы задержка была "одинакова" для всех.

Например, сигнал заводится в центр, а оттуда после буферизации ко всем остальным логическим ячейкам, и тогда разница путей оказывается в 2 раза меньше расчетной для всего кристалла.

Разделяя чип на 4 кусочка и поступая с ними так же, как с целым, можно уменьшить разницу еще в 2 раза... (а там, и еще и еще, пока не будет достигнуто необходимое).

Т.е. "хитрая проводка глобальных тактовых цепей" позволяет снизить рассогласование до приемлемого минимума.

PLL же служит скорее для того, чтобы устранить рассогласование между фронтами тактового клока на ножке чипа и входах внутренних элементов. Ну, и для генерации нужных частот по совместительству.


wwwalker писал(а):
Допустим, что рассогласование на большом кристалле будет больше 25 пс и будет сопоставимо с временами предустановки/удержания триггеров.


Если окажется так, то ПЛИС будет непригодной для нормальной работы, а этот просчет конкуренты фирме не простят.

Поэтому способ описанный тут чуть выше,реально применяется в ПЛИС. И не только в них.

_________________
С уважением, WingLion
Forth-CPU . RuF09WE
Мой Форт
Отсутствие бана это не заслуга юзера, а недоработка модератора (с)



За это сообщение автора WingLion поблагодарил: wwwalker
Вернуться к началу
 Профиль Отправить личное сообщение  
Ответить с цитатой  
 Заголовок сообщения: Re: Скорости и задержки распространения сигналов в микросхем
СообщениеДобавлено: Сб апр 14, 2012 15:59 
Не в сети

Зарегистрирован: Пн мар 26, 2012 05:26
Сообщения: 26
Благодарил (а): 15 раз.
Поблагодарили: 0 раз.
Хищник писал(а):
Другое дело, что "в ноль" устранить его невозможно.

А в нуль мне и не нужно, мне главное было понять влияет ли PLL/DCM на рассогласование в глобальных линиях или нет.
Если влияет, то как, насколько и при каких условиях.

WingLion писал(а):
заметим, что это время, как раз сопоставимо с теми 100пс, что получились в расчете времени распространения сигнала по кристаллу.

Так точно.

WingLion писал(а):
Т.е. "хитрая проводка глобальных тактовых цепей" позволяет снизить рассогласование до приемлемого минимума.

В даташите http://www.xilinx.com/support/documentation/data_sheets/ds302.pdf указано:
- Output Clock Jitter = плюс-минус 100 пс;
- Output Clock Phase Alignment = плюс-минус 100 пс;
Для других ПЛИС цифры того же порядка.
Короче, полученные при моделировании 25 пс - это не то, что PLL/DCM отработал бы, если бы и смог.
Придется выбрать самый большой кристалл и опять сделать два проекта - без PLL/DCM и с PLL/DCM.
Если получится рассогласование больше 100 пс в проекте без ФАПЧ, то после добавления PLL/DCM на диаграмме можно будет увидеть работу системы коррекции.
WingLion писал(а):
PLL же служит скорее для того, чтобы устранить рассогласование между фронтами тактового клока на ножке чипа и входах внутренних элементов.

Да я так и думал, но на картинках в даташитах Altera и Xilinx увидел, что контур обратной связи охватывает в том числе и дерево глобальных тактовых линий.
Цитата из http://www.xilinx.com/support/documentation/user_guides/ug070.pdf:
The clock path delay includes the delay through the IBUFG, route, DCM, BUFG, and clock-tree to the destination flip-flop. If the feedback delay equals the clock-path delay, the effective clock-path delay is zero.
Зачем это было бы делать, если не для коррекции рассогласования в глобальных линиях?
Захотелось своими глазами увидеть случай для которого это сделано. И понеслось...
Я понимаю, что можно всегда ставить в проекты PLL/DCM и не заморачиваться, но интересно разобраться как это работает.


Вернуться к началу
 Профиль Отправить личное сообщение  
Ответить с цитатой  
 Заголовок сообщения: Re: Скорости и задержки распространения сигналов в микросхем
СообщениеДобавлено: Сб апр 14, 2012 16:35 
Не в сети
Administrator
Administrator
Аватара пользователя

Зарегистрирован: Вт май 02, 2006 22:48
Сообщения: 6184
Благодарил (а): 14 раз.
Поблагодарили: 97 раз.
wwwalker писал(а):
А в нуль мне и не нужно, мне главное было понять влияет ли PLL/DCM на рассогласование в глобальных линиях или нет.
Если влияет, то как, насколько и при каких условиях.

Замечено - влияет. На практике это выливается в то, что простые проекты могут и запуститься, а вот при расползании по кристаллу начинаются трудновоспроизводимые глюки. Трудность воспроизведения усугубляется тем, что при попытке отладки трассировка делается уже по-другому, и проблемное место пропадает. Зато появляется что-то в другом месте. Есть более одного примера, когда тактирование через просто BUFG заменялось на тактирование через DCM, и все вставало на места.
wwwalker писал(а):
Короче, полученные при моделировании 25 пс - это не то, что PLL/DCM отработал бы, если бы и смог.
Придется выбрать самый большой кристалл и опять сделать два проекта - без PLL/DCM и с PLL/DCM.
Если получится рассогласование больше 100 пс в проекте без ФАПЧ, то после добавления PLL/DCM на диаграмме можно будет увидеть работу системы коррекции.

Проблема в том, что модель может дать типичный случай, но отнюдь не конкретный. В конкретике работает PVT, и чем меньше нормы процесса, тем больше электроника чипа пытается отслеживать вариации. То есть те иголки, которые на дискретной 155-й серии элементарно бы потерялись на монтажных емкостях, для 45 и 28 нм являются уже полноценными сигналами. С этим чрезвычайно сложно бороться локальными методами, поэтому борются архитектурными - синхронным дизайном. Для этого надо сделать большой "БАМММ" фронтом клока, который по глобальным линиям разведен по всему кристаллу, а потом подождать время, за которое гарантированно (наихудшие времянки, минимальное питание, максимальная температура) сигнал распространится до выхода, пройдет через трассировочные линии, постоит на входе время t_setup, да еще добавим запас на джиттер и время нарастания фронта клока. После всего этого, когда "эхо от БАМММа" уже затихло и всем компонентам уже доставлен новый уровень сигнала, можно давать следующий "БАМММ".
wwwalker писал(а):
The clock path delay includes the delay through the IBUFG, route, DCM, BUFG, and clock-tree to the destination flip-flop. If the feedback delay equals the clock-path delay, the effective clock-path delay is zero.
Зачем это было бы делать, если не для коррекции рассогласования в глобальных линиях?

Да, все правильно. Иначе у нас получаются "круги на воде" от места вхождения клока в кристалл.
wwwalker писал(а):
Я понимаю, что можно всегда ставить в проекты PLL/DCM и не заморачиваться, но интересно разобраться как это работает.

Как разведен feedback, можно посмотреть в FPGA Editor.


Вернуться к началу
 Профиль Отправить личное сообщение  
Ответить с цитатой  
 Заголовок сообщения: Re: Скорости и задержки распространения сигналов в микросхем
СообщениеДобавлено: Сб апр 14, 2012 21:57 
Не в сети

Зарегистрирован: Пн мар 26, 2012 05:26
Сообщения: 26
Благодарил (а): 15 раз.
Поблагодарили: 0 раз.
Хищник писал(а):
Есть более одного примера, когда тактирование через просто BUFG заменялось на тактирование через DCM, и все вставало на места.

Мне тоже пришлось работать с чужими проектами, где PLL/DCM не использовались, а вместо них были самодельные делители частоты и BUFG.
Симптомы и лечение те же самые.
Выяснилось, что никто не любит PLL/DCM. :weep;
Поэтому мне и потребовался пример, наглядно показывающий, что BUFG - хорошо, а DCM - лучше.
Хищник писал(а):
Как разведен feedback, можно посмотреть в FPGA Editor.

Смотрел... Разводится он всегда одинаково - отвод на вход CLKFB_IN идет от конечной точки одной из четырех частей h-дерева глобальных тактовых сигналов из соображений "симметрии", видимо.
Все равно непонятно как будет работать компенсация рассогласования, если величина коррекции фазы будет одинаковой для всей глобальной сети, а величины рассогласований на тактовых входах каждого триггера всегда свои. Получится, что для одних триггеров компенсация будет выше, для других ниже, а третьим станет даже хуже чем было от такого регулирования.
Даешь каждому триггеру по ФАПЧ! :D


Вернуться к началу
 Профиль Отправить личное сообщение  
Ответить с цитатой  
 Заголовок сообщения: Re: Скорости и задержки распространения сигналов в микросхем
СообщениеДобавлено: Сб апр 14, 2012 22:18 
Не в сети
Administrator
Administrator
Аватара пользователя

Зарегистрирован: Вт май 02, 2006 13:19
Сообщения: 3565
Откуда: St.Petersburg
Благодарил (а): 4 раз.
Поблагодарили: 72 раз.
wwwalker писал(а):
Короче, полученные при моделировании 25 пс - это не то, что PLL/DCM отработал бы, если бы и смог.


Можно сказать, что PLL отрабатывает более глобальные рассогласования, а локальное - 25пс - в схеме не так критично, пока сигналы в самих логических элементах задерживаются на значительно большие величины.

Если триггер срабатывает за 1нс, то для него не так критично, придет ли к нему клок за 1.025нс или за 0.975нс.
Его выход изменит состояние только через 1нс плюс минус 0.025нс, и важно только, чтобы это времени хватило для последующей схемы, чтобы отработать свою логическую функцию.

То есть, бороться за меньший разброс задержек в таком случае незачем. Вот, если тактовые частоты вырастут, тогда и надо будет об этом думать. Разработчикам ПЛИС, но не инженерам их использующим.

Ну, а имеющиеся 25пс компенсировать в имеющихся ПЛИС не удастся, потому что разброс обусловлен физикой работы микросхем, и не устраним ухищрениями разводчика.

wwwalker писал(а):
Даешь каждому триггеру по ФАПЧ!


А это уже ненужный максимализм, хотя, где-то и может быть использован с сильно урезанным осетром.

wwwalker писал(а):
Разводится он всегда одинаково - отвод на вход CLKFB_IN идет от конечной точки одной из четырех частей h-дерева глобальных тактовых сигналов из соображений "симметрии", видимо.


Тут дело не в симметрии, а в том, чтобы компенсировать задержки, возникающие в буферах и линиях передачи клока. "Все" в расчете на то, что каждая ветвь дерева глобальных сигналов работает одинаково с такими же ветвями. Вот это "предположение" и делается из соображения симметрии. А ведь есть еще и зависимость от того, что на конкретную ветвь нагружено. И эта нагрузка не обязана быть симметричной.

_________________
С уважением, WingLion
Forth-CPU . RuF09WE
Мой Форт
Отсутствие бана это не заслуга юзера, а недоработка модератора (с)


Вернуться к началу
 Профиль Отправить личное сообщение  
Ответить с цитатой  
 Заголовок сообщения: Re: Скорости и задержки распространения сигналов в микросхем
СообщениеДобавлено: Сб апр 14, 2012 22:43 
Не в сети

Зарегистрирован: Пн мар 26, 2012 05:26
Сообщения: 26
Благодарил (а): 15 раз.
Поблагодарили: 0 раз.
WingLion писал(а):
То есть, бороться за меньший разброс задержек в таком случае незачем.

Дело-то не в конкретных этих 25 пс, а в принципиальной возможности компенсации пусть не 25 пс, а 250 пс или 1000 пс в глобальных тактовых сетях. С компенсацией между тактовым пином и выходом DCM все понятно.
Картинки в даташитах меня смутили...
В http://www.xilinx.com/support/documentation/data_sheets/ds099.pdf на стр 35 картинка (а), например.
Обратная связь идет от Clock Net Delay. Значит, когда-то это важно. Вот пример бы такого случая.
А было бы не важно, то забирали бы feedback прям с BUFGMUX и все.
На стр 31 там же:
Clock-skew Elimination: Clock skew describes the extent to which clock signals may, under normal circumstances, deviate from zero-phase alignment. It occurs when slight differences in path delays cause the clock signal to arrive at different points on the die at different times. This clock skew can increase set-up and hold time requirements as well as clock-to-out time, which may be undesirable in applications operating at a high frequency, when timing is critical.


Вернуться к началу
 Профиль Отправить личное сообщение  
Ответить с цитатой  
Показать сообщения за:  Поле сортировки  
Начать новую тему Ответить на тему  [ Сообщений: 39 ]  На страницу 1, 2, 3  След.

Часовой пояс: UTC + 3 часа [ Летнее время ]


Кто сейчас на конференции

Сейчас этот форум просматривают: нет зарегистрированных пользователей и гости: 1


Вы не можете начинать темы
Вы можете отвечать на сообщения
Вы не можете редактировать свои сообщения
Вы не можете удалять свои сообщения
Вы не можете добавлять вложения

cron
Powered by phpBB © 2000, 2002, 2005, 2007 phpBB Group
phpBB сборка от FladeX // Русская поддержка phpBB