-- количество кодов inline регистра
   constant inl_width : natural :=8; -- пока только до 8 команд

subtype inl_word is std_logic_vector (inl_width*4-1 downto 0);

      inl_mode: std_logic; -- режим inline
      inl_reg   : inl_word;   -- inline регистр

   function INLINE(prefix : std_logic_vector(3 downto 0)) return inl_word;

function INLINE(prefix : std_logic_vector(3 downto 0)) return inl_word is
   variable rezult_code : inl_word;
begin
   -- по умолчанию все нули
   rezult_code := (others => '0');
   case prefix is
      -- цепочка кодов для вычитания : SUB DUP NAND ADD DUP NAND ;
      when "0000" => rezult_code := dup&c_nand&c_add&dup&c_nand&nop&nop&nop;
      -- : TRUE DUP DUP DUP NAND NAND ; -- константа -1
      when "0001" => rezult_code := dup&dup&c_nand&nop&nop&nop&nop&nop;
      -- : FALSE DUP DUP DUP NAND NAND DUP NAND ; -- константа 0
      when "0010" => rezult_code := dup&dup&c_nand&dup&c_nand&nop&nop&nop;
      -- : DEC DUP DUP DUP NAND NAND ADD ;
      when "0011" => rezult_code := dup&dup&dup&c_nand&c_add&nop&nop&nop;
      -- мой любимый : NEXT RET CALL ;
      -- программа не успевает вернуться, а сразу вызывает новую подпрограмму
      -- по адресу, на который указывал стек возвратов
      when "0100" => rezult_code := ret&call&nop&nop&nop&nop&nop&nop;
      
      when others => rezult_code := (others => '0');
   end case;
   
   return rezult_code;
end;

         when nop =>
            if CPU.inl_mode = '0' then
               -- если нет режима инлайна
               -- считывается новая команда
               new_CPU.pc := CPU.pc+1;
               new_CPU.cmd := Data;
               new_CPU.mem := Mread;
            else
               -- иначе
               -- в регистр команд сдвигается следующая, возможно,
               -- не нулевая команда, оставшаяся при включении inline
               new_CPU.cmd := sh_cmd;            
            end if;
            -- inline mode выключается!
            new_CPU.inl_mode := '0';
            -- регистр инлайна просто обнуляется
            new_CPU.inl_reg := (others => '0');      

when c_next => null;

      if CPU.cmd(width-1 downto width-4) = c_next then
         -- переход к инлайн режиму
         new_CPU.inl_mode := '1';
         -- загрузка в регистр команды первой команды инлайна и сдвинутого на 8(!) бит регистра команды
         new_CPU.cmd := tmp_inl(inl_width*4-1 downto inl_width*4-4)&CPU.cmd(width-9 downto 0)&nop;
         -- в инлайн регистр загружается осальная часть цепочки и завершающий NOP
         new_CPU.inl_reg := tmp_inl(inl_width*4-5 downto 0)&nop;
      else
         if CPU.inl_mode = '1' then
            -- !!!  inline !!!
            -- следующая команда берется из inline регистра, все остальное в регистре команд сохраняется
            if CPU.inl_reg(inl_width*4-1 downto inl_width*4-4) = 0 then
               -- если следующая inline команда равна нулю, в регистр команд грузится своя следующая команда
               new_CPU.cmd := CPU.cmd(width-5 downto 0)&nop;
               -- и отключается режим инлайна
               new_CPU.inl_mode := '0';
            else
               -- иначе грузится просто следующая инлайн-команда
               new_CPU.cmd := CPU.inl_reg(inl_width*4-1 downto inl_width*4-4)&CPU.cmd(width-5 downto 0);
            end if;
            -- а inline регистр сдвигается на четыре бита в любом случае
            new_CPU.inl_reg := CPU.inl_reg(inl_width*4-5 downto 0)&nop;
         else
            -- нормальный режим --
            -- регистр команд просо сдвигается на четыре бита
            new_CPU.cmd := CPU.cmd(width-5 downto 0)&nop;
         end if;
      end if;      
      

LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
USE IEEE.std_logic_unsigned.all;
USE WORK.CPUpack.all;


entity Parallel_Port is

Generic(
   core : natural :=1;
   Addr1 : natural := 32768;
   Addr2 : natural := 32769;
   Addr3 : natural := 32770;
   Addr4 : natural := 32771
);

   Port(
      clk   : in std_logic;
      -- ???????????? ????
      iAddr : in word;
      CPU_data_in : in word;
      CPU_data_out : out word;
      data_wr : in std_logic;
      id : in byte := "00000000";
      -- ???????????? ????
      Port1in : in word :=zero;
      Port1out : out word;
      Port2in : in word :=zero;
      Port2out : out word;
      Port3in : in word :=zero;
      Port3out : out word;
      Port4in : in word :=zero;
      Port4out : out word   
   );

end Parallel_Port;

architecture rtl of Parallel_Port is
   signal out_reg1,out_reg2,out_reg3,out_reg4 : word;
   signal in_reg1,in_reg2,in_reg3,in_reg4 : word;
   signal sel1,sel2,sel3,sel4 : std_logic;
begin

   process (clk) begin
      if clk'event and clk = '1' then
         in_reg1 <= Port1in;
         if sel1 = '1' and data_wr = '1' then
            out_reg1 <= CPU_data_in;
         end if;
         
         in_reg2 <= Port2in;
         if sel2 = '1' and data_wr = '1' then
            out_reg2 <= CPU_data_in;
         end if;
         
         in_reg3 <= Port3in;
         if sel3 = '1' and data_wr = '1' then
            out_reg3 <= CPU_data_in;
         end if;
         
         in_reg4 <= Port4in;
         if sel4 = '1' and data_wr = '1' then
            out_reg4 <= CPU_data_in;
         end if;
         
         if iAddr = Addr1 then sel1 <=  '1'; else sel1 <= '0'; end if;
         if iAddr = Addr2 then sel2 <=  '1'; else sel2 <= '0'; end if;
         if iAddr = Addr3 then sel3 <=  '1'; else sel3 <= '0'; end if;
         if iAddr = Addr4 then sel4 <=  '1'; else sel4 <= '0'; end if;
         
         if sel1 = '1' then
            CPU_data_out <= in_reg1;
         elsif sel2 = '1' then
            CPU_data_out <= in_reg2;
         elsif sel3 = '1' then
            CPU_data_out <= in_reg3;
         elsif sel4 = '1' then
            CPU_data_out <= in_reg4;
         end if;
         
         
      end if;
      

      
   end process;


   port1out <= out_reg1;
   port2out <= out_reg2;
   port3out <= out_reg3;
   port4out <= out_reg4;

end rtl;

      if new_CPU_addr < 16384 then
         ram_q <= ram_qq;
      else
         ram_q <= iData;
      end if;