mOleg писал(а):
HDL нет, а вот в виде алгоритма можно.
кстати, тут надо оговориться, нужно ли действительно всем процессорам одновременно запускаться (возможно более удачный вариант - запуск одного, инициализация системы (Загрузка кода, инициализация перифирии, распределение памяти), и принудительный запуск остальных процессоров с конкретными задачами для них. Т.е. речь об иерархической системе.
кстати, тут надо оговориться, нужно ли действительно всем процессорам одновременно запускаться (возможно более удачный вариант - запуск одного, инициализация системы (Загрузка кода, инициализация перифирии, распределение памяти), и принудительный запуск остальных процессоров с конкретными задачами для них. Т.е. речь об иерархической системе.
А вот это все как?
Особенно "распределение памяти" - аппаратно, что ли?mOleg писал(а):
что же до алгоритма. То должна существовать ячейка памяти X
Код:
if clk'event and clk = '1' then
if resetA = '1' then ipA <= 0; end if;
if resetB = '1' then ipB <= 5; end if;
if resetA = '1' then ipA <= 0; end if;
if resetB = '1' then ipB <= 5; end if;
То есть вот это сложнее?
mOleg писал(а):
после этого код выполняет только один процессор (сколько бы других ни было)
Да-да. Схема стала в два раза больше, чтобы работала только ее половина...
mOleg писал(а):
кстати, а не получится, что память начнет сильно тормозить?
ведь скорее всего адреса будут у разных процов разные (т.е. в разных страницах), а это по нескольку дополнительных тактов на доступ???
ведь скорее всего адреса будут у разных процов разные (т.е. в разных страницах), а это по нескольку дополнительных тактов на доступ???
Причем выше неоднократно отмечалось, что речь о накристальной статической памяти, которая у Xilinx еще и не имеет латентности...
