На каком HDL надо писать, чтобы проект можно было собирать на различных платформах: Altera, Xilinx и пр. ?
В смысле, я хочу иметь ядрышко, которое можно собрать и там и там, хотя бы для того, чтобы сравнить эффективность решения для разных платформ. Как лучше поступать?

VHDL или Verilog

а что для этого лучше?
и как с параметризацией дело обстоит? в смысле можно примеры где-нить надыбать проекта(небольшого), который собирается на разных ПЛИС?

да, VHDL.

я вот, собираюсь свой последний процессор на vhdl переводить. Для того чтобы проверить дает ли vhdl прибавку в эффективности проектирования по отношению к AHDL, а заодно попытаться одну и ту же схему на альтере и ксайлинксе развести и сравнить.

Одно но. На vhdl у меня опыта 3 часа и 15 мин, поэтому результат будет, разве что когда рак на горе свистнет после дождичка в чертверг или, когда Петух Жареный клюнет.

Ну так это... может, темку с разбором основных конструкций? Этакая распределенная статья. Потому что вываливать материал без обратной связи как-то не очень продуктивно и весело.

да можно если желание есть

Так желание-то не у меня должно быть.

Кстати, у меня ту PDF-чик на полтора мега завалялся с курсом vhdl, который в ф."Эфо" читали.
Могу на e-mail выслать кому интересно.

ээм, вопрос звучал иначе: есть ли пример проекта (под рукой или на примере) с параметризацией схемы под разные ПЛИС.
Если по этому поводу есть статья, то ее тоже можно подкинуть. Можно и на англицком.

Это несколько неправильная постановка вопроса. Параметризация модулей на hdl преследует цель изменения каких-либо параметров (с повторной трансляцией) без необходимости переписывания всего модуля. Например, с помощью изменения одной величины превратить 8-битный счетчик в 16-битный.
Базовые конструкции могут быть синтезированы в различных САПР и под разные аппаратные платформы. Параметризация тут ни при чем. Отдельным вопросом является использование vendor-specific компонентов, но это в любом случае является расширением языка, совместимость которого с остальными производителями отсутствует по определению. Например, можно прямо указать на необходимость использования блока Digital Clock Manager из семейства Virtex-4. Это не будет иметь соответствий не только в Altera, но и просто в другом семействе Xilinx.

понятно.
но есть какая-нибудь стратегия, позволяющая минимизировать количество переделок при переходе на другие семейства ПЛИС.
Ну, вот, к примеру, что бы Хищник сделал, если бы решил свой проц с ксайлинкса перенести на Альтеру?

В ISE шаблон vhdl по умолчанию содержит такие строки.



Все специфичное для конкретной ПЛИС находится в этой библиотеке. Большинство модулей не требует ничего специфичного, и чтобы написать что-то непереносимое, надо предпринимать специальные усилия.
Далее, если делать "xilinx-altera-actel-lattice-совместимый" процессор, у него будет масса недостатков, проистекающих из того, что проектирование вынужденно велось исходя из "общего знаменателя". В то время как ориентация на конкретного производителя, а то и на конкретное семейство, позволяет сразу положить в основу конструкции нечто эффективное, что специально отмечается производителем для этого семейства.

внесу и я свою лепту мне лично нравился язык DSL, который был в MicroSim Design. Но VHDL тоже не плох по сравнению c CUPL

ну, вопрос не в том, что больше нравится, а в том, на чем проще делать дизайн переносимым.

Ответ: файл для конечной ПЛИС в JEDEC или бинариник формируется САПР на основе текста программы описывающей функционирование самой ПЛИС, а делать это можно на любом языке из предложенных.
Вывод: все завсит от САПР - сколько она знает ПЛИС, а как с ней работать должна знать программа-прошиватель.
Предварительное моделирование работы дивайса (получение временных диаграмм) тоже зависит от САПР.