По ряду следующих обсуждений:
4х битный процессор
вопросы о ТТА
и некоторых других

какую архитектуру процессора стоит выбрать, чтобы получить наиболее простой, но при этом применимый для реальных задач процессор
Имеется ввиду реализация на FPGA.

да, для начала, какие варианты есть, и чем они хороши?

Сначала определяемся - имеется в виду Instruction Set Architecture (т.е. состав регистров и имеющиеся инструкции с точки зрения программиста), или особенности аппаратной реализации ядра? Например, add может быть как в CISC, так и в RISC архитектурах, вдобавок RISC тоже бывают разные. (TTA - это еще одно почти перпендикулярное измерение относительно RISC/CISC).

нет, подход с другой стороны:
хочется процессор, на котором сравнительно удобно реализуется форт-машина (то есть не обязательно форт-процессор).
хочется очень простой процессор, который можно лекго вместить в 10к вентилей (чтобы влазил в EPF10K10, например).
требования к скорости вторичны.

Ну тогда я уже об этом писал. Делаем RISC с двумя тактами.

почему?

Эээ... а почему нет? Размер небольшой, отдельные модули слабо зависят друг от друга. Можно достаточно сильно отойти от первоначального замысла в процессе работы.

вот тут Forexample такую штуку еще предлагал
то есть временное мультиплексирование сети. Вроде просто получается, если исполнительных устройств немного...

вообще, интересно, какие могут быть еще варианты? Ну RISС, а еще?

Нет, квадратики и стрелочки сейчас уже не катят В схеме есть огромный недостаток - не отражен временнОй характер взаимодействия узлов. Процессор конвейеризован? Если да, то как решаются конфликты по доступу к ресурсам, нарушения линейного исполнения, Read After Write? Кто проверяет, что из регистров только что было "выдернуто" их предыдущее состояние, и ушло в АЛУ, а в этот же время исполняющаяся команда уже в них перезаписала? Мультиплексоры на сегодня - терпимая проблема в ПЛИС, а все так называемые ФУ в действительности выльются во фрагмент:

case cmd is
when 1 => result <= a + b;
when 2 => result <= a - b;

и так далее. И о правильном размещении и коммутации будет думать САПР.

катят, если речь идет о блок-схемах.


это понятно, причем, чем больше функциональных устройств, тем медленнее получается.
но, вопрос был не в том, как реализовать быстрый процессор, а в том, какой получится наиболее простым, с точки зрения затрат LE.

кстати, есть вариант с широковещательным каналом, то есть общая щина, на которую устройство выкладывает данные с указанием адресата. Интересно тем, что может быть очень сильно масштабирован такой проц. Но, как его программировать? Как определять, кто из готовых к передаче ФУ должен занять канал?

Блок-схема не дает развертку во времени, поэтому сама по себе не является исчерпывающим документом.

Кстати, до определенного предела это не так. В зависимости от возможностей ячеек ПЛИС возможно безболезненное добавление функциональности.

Простой -> маленький -> быстрый. Тут уже надо хоть как-то определяться, потому что ближайшая аналогия - бегун на старте. Это правда, что от принятия правильной стартовой позиции можно выиграть пару десятых секунды, но какой смысл продолжать устраиваться, если все уже побежали?

согласен, но идею проиллюстрировать рисунком лучше.


вот вопрос как раз в том, какие могут быть варианты, чем они хороши, какие недостатки. То есть интересен обзор вариантов.

Двухтактная схема нужна хотя бы потому, что в ПЛИСах внутренняя память синхронная, и данные на выходе появляются через два такта после появления адреса на входе.
А о том, какая схема простейшая - говорить сложно. Я как-то делал схему 8-битного процессора, которая в 150LE уложилась, но ее вряд ли можно было назвать простой, потому что на одну команду уходило от 4-х до 8 тактов.
И с дешифрацией команд я тогда сильно запутался, отчего тот процессор остался недоделаным.
А несколько идей могу подсказать.
1. Стек возвратов и данных делать на одном внутреннем блоке памяти.
2. АЛУ один на стек данных и стек возвратов. Он используется и для операций и для изменения счетчика команд.
3. Указатель адреса команды находится непосредственно на вершине стека возвратов. ( >R выполняется через R-PUSH R-SWAP)
4. во время исполнения команды два такта используется для исполнения команды на стеке данных, следующие два - на
стеке возвратов.
5. Чтобы были "видны" сразу два верхних элемента стека, адрес стека постоянно скачет на +1 и -1, в результате в первом
такте имеем верхний элемент, во втором - нижний. В третьем - пишем в один стек а читаем уже из другого...