VHDL:
-- шапку с заданием библиотек/входов/выходов опускаю

    signal reg : nibble; -- четырехбитный регистр

begin
    process (clk) begin
        if clk'event and clk = vcc then
            reg <= reg(2 downto 0)&data_in;
            if reg = "0011" or reg = "1100" then
                front_detected <= vcc;
            else
                front_detected <= gnd;
            end if;

            if reg(3 downto 1) = "111" or reg = "1101" then
                data_out <= vcc;
            elsif reg(3 downto 1) = "000" or reg = "0010" then
                data_out <= gnd;
            end if;

        end if;
    end;

end;